7 月 13 日，階躍星辰發布首款 AI Agent（智慧體）手機 STEPX Neo；四天後的世界人工智慧大會（WAIC）上，努比亞又亮出號稱全球首款量產的 AI 智慧體手機 NaviX Ultra——再加上更早搭載豆包大模型的一批機型，從大模型公司到傳統硬體廠商，都想要把 AI 全天候部署到消費者身邊。
不過，同樣是 7x24 小時在線，AI 智慧體手機帶來的將是使用者體驗和效能比拼的顛覆性變化——傳統手機資料流由使用者觸發，而智慧體手機的資料流則由大模型持續驅動。過去的手機，App 是被動的——你按一下，資料才動一下；智慧體手機裡，卻有一個模型在背景持續地運作、持續地傳輸資料。載體還是那台手機，但資料流動的邏輯被徹底改寫了。而這套新邏輯，將使用者體驗的決定權從單一晶片轉向手機內部的五條介面通道：只有當這些通道既能保持高頻寬，又以極低能耗運作，手機端的 AI 功能才可能順暢。
裝置端 AI 會卡在哪裡？
裝置端 AI 的難點，本質上都來自一個核心矛盾：模型想要"聰明"，但裝置的記憶體、運算能力、功耗、散熱都是硬約束。幾乎所有具體困難都是這個矛盾的衍生，而第一堵牆並不是運算能力，而是資料流動的瓶頸。
以大模型終端推論為例：一個 70 億參數（7B）模型，量化到 4-bit 大約 3.5GB；要實現 20 token/s 的流暢對話，僅權重讀取就需要 3.5GB×20≈70GB/s 的持續頻寬。這已幾乎逼近今天旗艦手機的峰值記憶體頻寬（以 16GB LPDDR5X 配置為例），還未計算 App 佔用記憶體的情況。
除了權重這筆賬，模型每多記住一句話，就要多存一份 KV cache：以採用 GQA 的 7B 級模型為例，每個 token 的 KV cache 約 100–130KB，4K 上下文就是 500MB 量級，8K 直接逼近 1GB——而且它不只佔記憶體，解碼時每生成一個 token 都要把整個 KV cache 重新讀一遍。權重是固定成本，3.5GB 擺在那裡不動；KV cache 是變動成本，隨對話長度線性增長。智慧體的長期記憶和跨 App 多輪任務，只會讓這筆賬單調上漲。因此，裝置端 AI 面對的並不是一個固定頻寬需求，而是一個持續增長的頻寬需求。
裝置端 AI 與雲端同源，都是靠不停搬運權重來輸出答案，但約束條件有天壤之別：資料中心可以用千瓦級功耗、液冷、機櫃去換更高頻寬，而手機一分一毫都要算入電池與握持溫度。正是這一決定性差異，把手機裡所有資料通道，或者說介面的考核指標都調換了順序。
資料走一圈：五條通道的新考題
在智慧體手機中，資料從感測器到 CPU/GPU 到螢幕輸出走過的路徑可大致分為五條並行通道。主幹道是記憶體，其它四條（儲存、感知、顯示、擴充）為支線。
記憶體（LPDDR）——考題：燙不燙手。
LPDDR 承載第一道資料流動壓力。JEDEC 已發布 LPDDR6 標準中，起始速率 10.67Gbps，峰值可達 14.4Gbps。但頻寬只是入場券，在被動散熱的約束下，真正的第一指標已經從“峰值頻寬”變成“pJ/bit”，每搬運一個位元（bit）要花的能量都在直接轉化為手感溫度和電池消耗。而在時間維度，智慧體的常駐特性也意味著記憶體不再是簡單的“待機”。LPDDR6 強化了 DVFSL（低功耗動態電壓頻率調節），在低頻段直接降低 VDD2 供電；配合輕載時只啟用單個子通道的 Dynamic Efficiency 模式，構成一套層次化的低功耗組合拳。智慧體背景常駐的大部分時間恰恰就是低頻寬狀態，這套組合能否高效切換，直接決定續航。LPDDR 的頻寬和容量終將見頂，業界已經開始探索“行動 HBM”的思路：例如封裝內堆疊多層 DRAM，或外掛 IO Die 與 LPDDR 並用等，在有限封裝面積內再度突破頻寬。記憶體是整條資料流的主幹道，裝置端 AI 的第一道檻就在這裡。
儲存（NAND / ONFI）——考題：“多久回應”。
智慧體手機往往是多模態並行，對話、視覺、語音切換時要把幾個 GB 的權重從快閃記憶體重新載入進記憶體。UFS 決定的是主機與儲存裝置之間的速率，而儲存裝置內部的控制器與 NAND 顆粒之間還有一層 ONFI——模型載入的實際延遲，兩層都要算。而 ONFI 也在不斷升級，從底層為模型載入提供更高吞吐量、更短延遲。最新 ONFI 6.0 規範將面向 NAND 顆粒的 NV-LPDDR4 (LTT) 速度推至 4800MT/s，並新增由獨立 VccQL 供電的 PI-LTT 介面模式，在高速下進一步壓低介面功耗。
感知（MIPI CSI-2 / I3C）——考題：Always-On 但省電。
AI 手機必須"眼睛常開"，而這條常駐鏈路的功耗預算只有毫瓦級。CSI-2 自 v4.0 起引入 Always-On Sentinel Conduit（AOSC）：超低功耗影像感測器經 MIPI I3C 匯流排持續把影像影格（Frame）送給視覺處理器，只在事件發生時才喚醒主 CPU。2025 年 12 月的 v4.2 又標準化了事件相機（Event Camera）的協定支援——它只在像素亮度變化時輸出事件，資料量取決於場景變了多少而非影格率。對一個絕大多數時間面對靜止畫面的常駐智慧體，這是"省"的極致：不是把管子做粗，而是讓不必搬的資料根本不產生。v4.2 還補上了 D-PHY 嵌入式時脈模式（ECM）支援，把時脈嵌入資料流由接收端 CDR 恢復，騰出的時脈 lane 可改作資料 lane——但協定只規定模式能否存在，能否在目標速率下把 CDR 做穩、功耗壓住，全看 PHY。
顯示（MIPI DSI-2）——考題：介面靜止時，鏈路能不能閒下來。
智慧體常駐會顯著拉長亮屏與高更新率時長，而顯示子系統本就是整機功耗大頭——它省下的每一毫瓦，都是給 NPU 騰出來的熱預算。DSI-2 v2.0 引入的 video-to-command mode 正對這個場景：智慧體在背景運作時介面大多是靜止的，鏈路可以從持續逐影格推流的影片模式平滑切到指令模式，只在內容變化時推送；需要流暢互動時再切回影片模式。配合能讓畫面在沒有主機定時刷新的情況下長時間保持的自適應刷新面板（ARP），以及 DSC/VDC-M 壓縮與 LTPO，顯示鏈路的考核目標就從“撐住峰值解析度和更新率”，變成了“在沒什麼在變的時候盡可能什麼都不傳”。
擴充（USB4 / PCIe）——考題：空閒時能不能真的關掉。
裝置端 AI 的運算能力不必全塞在手機裡。往外看，AI 眼鏡是已經落地的形態：眼鏡端只做感知和編碼，靠 USB-C 鏈路把重活交給口袋裡的手機，再把結果送回眼前。往內看，智慧體的端雲協同讓 SoC 與外掛基頻晶片之間的片間鏈路（通常是 PCIe）長期處於活躍狀態。兩條鏈路的考題是同一個形狀：絕大多數時間都在空閒，卻必須隨時能被叫醒。USB4 v2 用 PAM-3 編碼把頻寬推到 80Gbps（非對稱模式下單向可達 120Gbps），同時規範了 CLx 鏈路低功耗狀態與休眠喚醒機制；PCIe 的 L1 PM Substates 則允許在鏈路空閒時進一步關掉更多電路。頻寬是入場券，真正決定體驗的是空閒功耗壓得有多低、喚醒延遲收得有多短。
上述各通道各有不同側重點，但共同點是：過去衡量介面的“峰值頻寬”指標已不再足夠，裝置端 AI 裝置更關注每位元的能量成本、整體面積/功耗比、以及多態休眠切換延遲。
換一把尺子：裝置端介面比的不是“快”，是“省”
從鏡頭進來的一側和往螢幕出去的一側，標準在做的其實是同一件事：讓不必搬的資料根本不產生。約束條件的變化，把介面的考核維度整個換了一遍：
能量：手機沒有主動散熱，介面每消耗一焦耳，都變成握在手裡的溫度和掉下去的電。衡量終端體驗的起點從“峰值頻寬有多少 Gbps”，變成了“每搬一個位元要燒多少 pJ”。
時間：智慧體不只是“用時才喚醒”，而是背景常駐。介面功耗不能只算傳輸時刻，要考慮 24 小時內深睡、喚醒、滿速的加權功耗，以及從休眠到滿速的毫秒級喚醒延遲——這個數字正在從毫秒級被壓向微秒。
安全：當模型權重成為裝置上最值錢的資產，介面鏈路上的保護就從“可選項”變成了“必選項” ——LPDDR6 本身就定義了可程式化鏈路保護方案與 on-die ECC。而這些機制自身又要消耗額外的功耗和頻寬，最終還是繞回到能效這道總約束上。
說到底，裝置端 AI 的介面效能比拼，已經不是“誰更快”的老遊戲，而是“誰能在能量、時間、安全三個維度上同時達標”的新遊戲。
而無論是 LPDDR、ONFI、MIPI、USB 還是 PCIe，這些介面標準最終都要落到 PHY 的具體實現上。協定決定的是"能不能互通"，PHY 決定的是"能不能把效能跑出來，同時把功耗壓下去"。對於裝置端 AI 而言，這一層正在成為介面能力真正拉開差距的地方。
AI 手機、AI 眼鏡、AI PC 的爆發，從來不是某一顆晶片的獨角戲，而是一整套介面能力基底的機會——從記憶體的 LPDDR、儲存的 ONFI，到感知與顯示的 MIPI、對外的 USB 與 PCIe，每一條通道都在被智慧體重新出題。
當運算能力的增長開始被資料搬運拖住，決定你口袋裡那個智慧體好不好用的，可能正是這幾條你從沒留意過的介面？介面效能，正在偷偷成為裝置端 AI 體驗的那條隱形主線。