過去十年，HBM的發展幾乎遵循著同一條技術路線：在維持1024-bit介面位寬不變的前提下，持續提升每支接腳的資料傳輸速率（Pin Speed），藉此穩定拉高單堆疊頻寬。

HBM2 如此、HBM2E 如此，HBM3 與 HBM3E 亦不例外。

然而，隨著 AI 訓練與推論對記憶體頻寬的需求持續攀升，僅靠提升傳輸速率，已越來越難同時兼顧功耗、訊號完整性與良率。JEDEC 於 2025 年正式發布的 HBM4 標準，首度不再沿襲「提升頻率」的演进路線，轉而採用全新設計思路：將介面位寬從 1024-bit 直接翻倍擴增至 2048-bit。此變動不僅讓單堆疊標準頻寬提升至 2TB/s，更代表 HBM 的性能提升模式迎來根本性轉變。

多數人將 HBM4 的最大革新解讀為「介面翻倍」，但從系統設計的角度來看，更核心的關鍵在於：HBM 的發展瓶頸，首次從 DRAM 晶片本身，逐步轉移至記憶體介面（Memory Interface）。

從「升頻」到「擴充介面」，HBM 轉換性能成長模式

回顧 HBM 的發展歷程，不難發現前幾代產品的演进邏輯高度一致。

註：HBM1-HBM3E 數據為 JEDEC 標準與業界公開數值；HBM4 數據以美光 2026 年 3 月量產的 36GB、12 層堆疊方案為例（頻寬 2.8TB/s、介面 2048-bit），三星（3.3TB/s）、SK 海力士（16 層堆疊、頻寬超 2TB/s）等其他廠商方案之實際頻寬略有差異。

從 HBM1 到 HBM3E，產品介面全程維持 1024-bit，性能提升主要來自三大關鍵：

• 更高的接腳傳輸速率（Pin Speed）

• 更高的晶片堆疊層數

• 更先進的 DRAM 製程工藝

此技術路線的優勢相當明顯：無需更動系統介面架構，僅透過 DRAM 本身的優化迭代，就能穩定提升記憶體頻寬。

但隨著接腳傳輸速率不斷拉高，系統面臨的工程挑戰日益凸顯。更高的資料速率，代表更嚴苛的訊號完整性規範、更複雜的時序收斂設計、更高的功耗表現，以及更高的驗證難度。單純依賴「升頻」換取頻寬的模式，邊際成本快速飆升，已難以持續。

因此，HBM4 捨棄傳統路線，採用全新的性能提升策略。

    HBM4 與上一代標準規格對比

JEDEC 標準將 HBM4 單一堆疊的介面位寬從 1024-bit 提升至 2048-bit，同時將獨立通道（Channel）數量從 16 條擴增至 32 條，並維持與 HBM3 的向下相容性。相較於持續拉高單一接腳速率，這種「擴增匯流排寬度」的方式，能在單腳速率相對較低的條件下，實現更高的整體頻寬。

但介面位寬翻倍，並非單純增加 1024 條實體連結這麼簡單。這項變動直接讓整體記憶體介面成為全新的系統瓶頸。

HBM4 並未消除瓶頸，僅轉移瓶頸位置

介面數量翻倍後，最先承受設計壓力的就是先進封裝技術。

2048-bit 介面代表更多的 I/O 腳位、更複雜的中介層（Interposer）布線、更高密度的微凸點（Microbump），以及難度大幅提升的封裝設計。在有限的封裝面積中，如何佈建更多實體連結，同時維持訊號完整性與散熱可靠度，成為 HBM4 必須攻克的核心難題。業界普遍認為，HBM4 雖延續微凸點封裝方案，但整體封裝複雜度已顯著提升；而混合鍵合（Hybrid Bonding）等新技術，則預計留待下一代 HBM 產品導入。

與此同時，基底晶片（Base Die）的重要性大幅提升。

相較於前代產品的基底晶片僅負責簡單的邏輯管理，HBM4 的邏輯基底晶片必須處理更多通道、更複雜的資料路徑，以及龐大的介面管理邏輯。因此，多家儲存廠商已開始導入先進邏輯製程生產基底晶片：三星採用自家 4nm 製程；SK 海力士供應 NVIDIA 的 HBM4 產品，採用台積電 12nm 製程生產邏輯晶片，並已評估將台積電 3nm 製程導入下一代 HBM4E。透過先進製程，廠商得以在控制晶片面積與功耗的前提下，提升介面整合能力。先進製程雖非 HBM4 的硬性標準，但已成為打造高規格產品的關鍵手段。

簡而言之，HBM4 真正升級的不只是頻寬，更是整體記憶體介面的設計複雜度。

介面壓力持續傳導至控制器與 PHY

先進封裝解決的是「容納 2048 條實體連結」的問題，而記憶體控制器（Controller）與實體層（PHY）則必須解決「讓 2048 條連結穩定運作」的核心難題。

相較 HBM3，HBM4 獨立通道數量翻倍，代表控制器必須處理更多並行運算、更複雜的排程邏輯、更龐大的狀態機，以及更高規格的除錯碼（ECC）與可靠度、可用性、可維護性（RAS）機制。同時，多元電壓配置、更繁複的訊號訓練流程、更嚴格的時序規範，也大幅提升 PHY 的設計與驗證門檻。

更重要的是，產業鏈已進入「多代 HBM 長期共存」的階段。

HBM3、HBM3E、HBM4 與未來的 HBM4E，將長時間並存於市場。對於 AI 晶片設計者而言，記憶體控制器不僅需支援最新標準，還必須兼容不同供應商、不同產品世代的規格差異。

在此趨勢下，記憶體控制器與 PHY 智慧財產核（IP），已從過去的配套模組，轉變為決定系統開發效率的核心基礎 IP。

最終承壓的是整個 AI 系統

所有設計壓力，最終都會傳導至 GPU 與 AI 晶片本體。

過去的系統設計，聚焦於優化 DRAM 單體性能；未來的設計則必須整合考量封裝技術、基底晶片、控制器、PHY，以及系統層級的訊號完整性，進行全方位協同優化。

也因此，HBM4 帶來的產業競爭，已不再局限於儲存廠商之間，而是擴展至先進封裝、邏輯晶圓代工、EDA 工具、介面 IP、AI 晶片設計等完整產業鏈。

記憶體介面，已然成為 HBM 技術競爭的全新焦點。

對介面 IP 廠商而言，這既是嚴峻挑戰，也是全新的技術機遇。隨著 HBM 持續往高頻寬、大容量方向演进，記憶體介面的戰略地位將持續提升，而控制器、PHY 等基礎 IP，也會成為下一代 AI 晶片核心競爭力的重要組成。