隨著深度學習、大模型和 AI 應用的快速發展，數據中心對計算能力的需求呈指數級增長。傳統的 CPU - GPU 架構在帶寬、延遲和能效方面逐漸暴露
出瓶頸，尤其是內存帶寬的限制，已成為制約 AI 訓練和實時分析等關鍵任務的主要障礙。
過去，數據中心通過提高 CPU、GPU 的性能進而提高算力，但由於處理器與存儲器的工藝、封裝、需求的不同，二者之間的性能差距越來越大。存儲
器數據訪問速度越來越無法跟上處理器的數據處理速度，兩者之間數據交換通路窄以及由此引發的高能耗兩大難題，在算力需求爆發式增長的數字化時
代，存儲與運算之間形成前所未有的鴻溝。傳統的 GDDR 和 DDR 內存的帶寬限制，已成為制約 AI 訓練、實時分析等關鍵業務發展的主要障礙。
HBM3 和 UCIe 出現的影響
HBM3 內存通過 3D 堆疊技術實現 1024 位總線寬度，堆疊層數突破 12 層，配合 TSV 矽通孔技術實現 6.4Gbps/pin 的傳輸速率。在能效表現上，其
功耗效率達到< 0.6pJ/bit，較傳統 DDR5 內存提升 2 - 3 倍以上。這些技術特性使 HBM3 具備 819GB/s 的極致帶寬，完美匹配新一代 GPU 和 AI 加
速器的數據處理需求。
與此同時，芯片間互連技術需突破物理限制，UCIe（Universal Chiplet Interconnect Express）通過標準化 Die 間互連協議，為多芯片異構集成提供
了高達 32 Gbps/Pin的傳輸速率和低延遲通信能力。
HBM3 通過 TSV（矽通孔）垂直堆疊與邏輯芯片封裝，而 UCIe 則作為 Die 間高速互連的關鍵橋梁。這種架構可顯著提升數據中心服務器的能效比
（PUE），同時支持大模定制化設計需求。UCIe 的 Die 級互連減少 PCB 板級信號損耗，較傳統 SerDes 方案降低 30% 功耗；HBM3 的帶寬密度減少
內存佔板面積，綜合 PUE 可優化至 1.1 以下。
數據中心應用場景
奎芯科技（MSquare Technology）基於 HBM3 和 UCIe 融合的 Chiplet 產品落地方案如下：
HBM3 的高容量（16GB / 顆）可存儲千億參數模型權重，避免數據在不同存儲層級間頻繁調度，提高訓練效率。
UCIe 的多 Die 互連能力允許 GPU 集群動態擴展算力，縮短訓練周期。
基於 UCIe 與 HBM3 的協同 IO Die 架構為數據中心提供了高帶寬、低延遲、高能效的解決方案，為未來的數據中心提供強勁支撐。然而，規模化部署
仍面臨挑戰，例如標準化、散熱管理以及成本優化問題。
隨著 UCIe 聯盟推動互連協議統一及封裝技術成熟，該架構有望在 2025 - 2030 年成為超大規模數據中心的主流方案，支撐下一代 AI、元宇宙等應用場
景。
這一變革性的架構，正在重塑數據中心的未來！